隨著集成電路輸出開(kāi)關(guān)速度提高以及ＰＣＢ板密度增加，信號(hào)完整性（ＳｉｇｎａｌＩｎｔｅｇｒｉｔｙ，ｓＩ）已經(jīng)成為高速數(shù)字ＰＣＢ設(shè)計(jì)必須關(guān)心的問(wèn)題之一，元器件和ＰＣＢ板的參數(shù)、元器件在ＰＣＢ板上的布局、高速信號(hào)線的布線等因素，都會(huì)引起信號(hào)完整性的問(wèn)題，對(duì)于ＰＣＢ布局來(lái)說(shuō)，信號(hào)完整性需要提供不影響信號(hào)時(shí)序或電壓的電路板布局，而對(duì)電路布線來(lái)說(shuō)，信號(hào)完整性則要求提供端接元件、布局策略和布線信息。ＰＣＢ上信號(hào)速度高、端接元件的布局不正確或高速信號(hào)的錯(cuò)誤布線都會(huì)引起信號(hào)完整性問(wèn)題，從而可能使系統(tǒng)輸出不正確的數(shù)據(jù)、電路工作不正常甚至完全不工作，如何在ＰＣＢ板的設(shè)計(jì)過(guò)程中充分考慮信號(hào)完整性的因素，并采取有效的控制。

本文介紹了一種基于信號(hào)完整性計(jì)算機(jī)分析的高速數(shù)字信號(hào)PCB板的設(shè)計(jì)方法。在這種設(shè)計(jì)方法中，首先將對(duì)所有的高速數(shù)字信號(hào)建立起PCB板級(jí)的信號(hào)傳輸模型，然后通過(guò)對(duì)信號(hào)完整性的計(jì)算分析來(lái)尋找設(shè)計(jì)的解空間，最后在解空間的基礎(chǔ)上來(lái)完成PCB板的設(shè)計(jì)和校驗(yàn)。 

隨著集成電路輸出開(kāi)關(guān)速度提高以及PCB板密度增加，信號(hào)完整性已經(jīng)成為高速數(shù)字PCB設(shè)計(jì)必須關(guān)心的問(wèn)題之一。元器件和PCB板的參數(shù)、元器件在PCB板上的布局、高速信號(hào)的布線等因素，都會(huì)引起信號(hào)完整性問(wèn)題，導(dǎo)致系統(tǒng)工作不穩(wěn)定，甚至完全不工作。 

如何在PCB板的設(shè)計(jì)過(guò)程中充分考慮到信號(hào)完整性的因素，并采取有效的控制措施，已經(jīng)成為當(dāng)今PCB設(shè)計(jì)業(yè)界中的一個(gè)熱門(mén)課題?；谛盘?hào)完整性計(jì)算機(jī)分析的高速數(shù)字PCB板設(shè)計(jì)方法能有效地實(shí)現(xiàn)PCB設(shè)計(jì)的信號(hào)完整性。 

1. 信號(hào)完整性問(wèn)題概述 

信號(hào)完整性(SI)是指信號(hào)在電路中以正確的時(shí)序和電壓作出響應(yīng)的能力。如果電路中信號(hào)能夠以要求的時(shí)序、持續(xù)時(shí)間和電壓幅度到達(dá)IC，則該電路具有較好的信號(hào)完整性。反之，當(dāng)信號(hào)不能正常響應(yīng)時(shí)，就出現(xiàn)了信號(hào)完整性問(wèn)題。從廣義上講，信號(hào)完整性問(wèn)題主要表現(xiàn)為5個(gè)方面：延遲、反射、串?dāng)_、同步切換噪聲(SSN)和電磁兼容性(EMI)。 

延遲是指信號(hào)在PCB板的導(dǎo)線上以有限的速度傳輸，信號(hào)從發(fā)送端發(fā)出到達(dá)接收端，其間存在一個(gè)傳輸延遲。信號(hào)的延遲會(huì)對(duì)系統(tǒng)的時(shí)序產(chǎn)生影響，在高速數(shù)字系統(tǒng)中，傳輸延遲主要取決于導(dǎo)線的長(zhǎng)度和導(dǎo)線周?chē)橘|(zhì)的介電常數(shù)。 

另外，當(dāng)PCB板上導(dǎo)線(高速數(shù)字系統(tǒng)中稱為傳輸線)的特征阻抗與負(fù)載阻抗不匹配時(shí)，信號(hào)到達(dá)接收端后有一部分能量將沿著傳輸線反射回去，使信號(hào)波形發(fā)生畸變，甚至出現(xiàn)信號(hào)的過(guò)沖和下沖。信號(hào)如果在傳輸線上來(lái)回反射，就會(huì)產(chǎn)生振鈴和環(huán)繞振蕩。 

 由于PCB板上的任何兩個(gè)器件或?qū)Ь€之間都存在互容(mutual capacitance)和互感，當(dāng)一個(gè)器件或一根導(dǎo)線上的信號(hào)發(fā)生變化時(shí)，其變化會(huì)通過(guò)互容和互感影響其它器件或?qū)Ь€，即串?dāng)_。串?dāng)_的強(qiáng)度取決于器件及導(dǎo)線的幾何尺寸和相互距離。 

當(dāng)PCB板上的眾多數(shù)字信號(hào)同步進(jìn)行切換時(shí)(如CPU的數(shù)據(jù)總線、地址總線等)，由于電源線和地線上存在阻抗，會(huì)產(chǎn)生同步切換噪聲，在地線上還會(huì)出現(xiàn)地平面反彈噪聲(簡(jiǎn)稱地彈)。SSN和地彈的強(qiáng)度也取決于集成電路的IO特性、PCB板電源層和地平面層的阻抗以及高速器件在PCB板上的布局和布線方式。 

另外，同其它的電子設(shè)備一樣，PCB也有電磁兼容性問(wèn)題，其產(chǎn)生也主要與PCB板的布局和布線方式有關(guān)。 

2. 傳統(tǒng)的PCB板設(shè)計(jì)方法 

在傳統(tǒng)的設(shè)計(jì)流程中，PCB的設(shè)計(jì)依次由電路設(shè)計(jì)、版圖設(shè)計(jì)、PCB制作、測(cè)量調(diào)試等步驟組成。在電路設(shè)計(jì)階段，由于缺乏有效的對(duì)信號(hào)在實(shí)際PCB板上的傳輸特性的分析方法和手段，電路的設(shè)計(jì)一般只能根據(jù)元器件廠家和專家建議及過(guò)去的設(shè)計(jì)經(jīng)驗(yàn)來(lái)進(jìn)行。所以對(duì)于一個(gè)新的設(shè)計(jì)項(xiàng)目而言，通常都很難根據(jù)具體情形作出信號(hào)拓?fù)浣Y(jié)構(gòu)和元器件的參數(shù)等因素的正確選擇。 

在PCB版圖設(shè)計(jì)階段，同樣因?yàn)楹茈y對(duì)PCB板的元器件布局和信號(hào)布線所產(chǎn)生的信號(hào)性能變化作出實(shí)時(shí)分析和評(píng)估，所以版圖設(shè)計(jì)的好壞更加依賴于設(shè)計(jì)人員的經(jīng)驗(yàn)。在PCB板制作階段，由于各PCB板及元器件生產(chǎn)廠家的工藝不完全相同，所以PCB板和元器件的參數(shù)一般都有較大的公差范圍，使得PCB板的性能更加難以控制。 

在傳統(tǒng)的PCB設(shè)計(jì)流程中，PCB板的性能只有在制作完成后才能夠通過(guò)儀器測(cè)量來(lái)評(píng)判。在PCB板調(diào)試階段中發(fā)現(xiàn)的問(wèn)題，必須等到下一次PCB板設(shè)計(jì)中加以修改。但更為困難的是，有些問(wèn)題往往很難將其量化成前面電路設(shè)計(jì)和版圖設(shè)計(jì)中的參數(shù)，所以對(duì)于較為復(fù)雜的PCB板，一般都需要通過(guò)反復(fù)多次上述的過(guò)程才能最終滿足設(shè)計(jì)要求。 

可以看出，采用傳統(tǒng)的PCB設(shè)計(jì)方法，產(chǎn)品開(kāi)發(fā)周期較長(zhǎng)，研制開(kāi)發(fā)的成本也相應(yīng)較高。 

3. 基于信號(hào)完整性分析的PCB設(shè)計(jì)方法 

基于信號(hào)完整性計(jì)算機(jī)分析的PCB設(shè)計(jì)流程如圖2所示。與傳統(tǒng)的PCB設(shè)計(jì)方法相比，基于信號(hào)完整性分析的設(shè)計(jì)方法具有以下特點(diǎn)：

1、在PCB板設(shè)計(jì)之前，首先建立高速數(shù)字信號(hào)傳輸?shù)男盘?hào)完整性模型。 

2、根據(jù)SI模型對(duì)信號(hào)完整性問(wèn)題進(jìn)行一系列的預(yù)分析，根據(jù)仿真計(jì)算的結(jié)果選擇合適的元器件類(lèi)型、參數(shù)和電路拓?fù)浣Y(jié)構(gòu)，作為電路設(shè)計(jì)的依據(jù)。 

3、在電路的設(shè)計(jì)過(guò)程中，將設(shè)計(jì)方案送交SI模型進(jìn)行信號(hào)完整性分析，并綜合元器件和PCB板參數(shù)的公差范圍、PCB版圖設(shè)計(jì)中可能的拓?fù)浣Y(jié)構(gòu)和參數(shù)變化等因素，計(jì)算分析設(shè)計(jì)方案的解空間。 

4、在電路設(shè)計(jì)完成后，各高速數(shù)字信號(hào)應(yīng)該都具有一個(gè)連續(xù)的、可實(shí)現(xiàn)的解空間。即當(dāng)PCB及元器件參數(shù)在一定的范圍內(nèi)變化、元器件在PCB板上的布局以及信號(hào)線在PCB板上的布線方式具有一定的靈活性的情況下，仍然能夠保證對(duì)信號(hào)完整性的要求。 

5、PCB版圖設(shè)計(jì)開(kāi)始之前，將獲得的各信號(hào)解空間的邊界值作為版圖設(shè)計(jì)的約束條件，以此作為PCB版圖布局、布線的設(shè)計(jì)依據(jù)。 

6、在PCB版圖設(shè)計(jì)過(guò)程中，將部分完成或全部完成的設(shè)計(jì)送回SI模型進(jìn)行設(shè)計(jì)后的信號(hào)完整性分析，以確認(rèn)實(shí)際的版圖設(shè)計(jì)是否符合預(yù)計(jì)的信號(hào)完整性要求。若仿真結(jié)果不能滿足要求，則需修改版圖設(shè)計(jì)甚至電路設(shè)計(jì)，這樣可以降低因設(shè)計(jì)不當(dāng)而導(dǎo)致產(chǎn)品失敗的風(fēng)險(xiǎn)。 

7、在PCB設(shè)計(jì)完成后，就可以進(jìn)行PCB板制作。PCB板制造參數(shù)的公差范圍應(yīng)在信號(hào)完整性分析的解空間的范圍之內(nèi)。 

8、當(dāng)PCB板制造好后，再用儀器進(jìn)行測(cè)量調(diào)試，以驗(yàn)證SI模型及SI分析的正確性，并以此作為修正模型的依據(jù)。 

9、在SI模型以及分析方法正確的基礎(chǔ)上，通常PCB板不需要或只需要很少的重復(fù)修改設(shè)計(jì)及制作就能夠最終定稿，從而可以縮短產(chǎn)品開(kāi)發(fā)周期，降低開(kāi)發(fā)成本。 

4. 信號(hào)完整性分析模型 

在基于信號(hào)完整性計(jì)算機(jī)分析的PCB設(shè)計(jì)方法中，最為核心的部分就是PCB板級(jí)信號(hào)完整性模型的建立，這是與傳統(tǒng)的設(shè)計(jì)方法的區(qū)別之處。 

SI模型的正確性將決定設(shè)計(jì)的正確性，而SI模型的可建立性則決定了這種設(shè)計(jì)方法的可行性。 

4.1. PCB設(shè)計(jì)的SI模型 

在電子設(shè)計(jì)中已經(jīng)有多種可以用于PCB板級(jí)信號(hào)完整性分析的模型。其中最為常用的有三種,分別是SPICE、IBIS和Verilog-A。 

a. SPICE模型 

SPICE是一種功能強(qiáng)大的通用模擬電路仿真器?，F(xiàn)在SPICE模型已經(jīng)廣泛應(yīng)用于電子設(shè)計(jì)中，并且衍生出兩個(gè)主要的版本：HSPICE和PSPICE，HSPICE主要應(yīng)用于集成電路設(shè)計(jì)，而PSPICE主要應(yīng)用于PCB板和系統(tǒng)級(jí)的設(shè)計(jì)。 

SPICE模型由兩部分組成：模型方程式(Model Equations)和模型參數(shù)(Model Parameters)。由于提供了模型方程式，因而可以把SPICE模型與仿真器的算法非常緊密地聯(lián)接起來(lái)，可以獲得更好的分析效率和分析結(jié)果。 

采用SPICE模型在PCB板級(jí)進(jìn)行SI分析時(shí)，需要集成電路設(shè)計(jì)者和制造商提供詳細(xì)準(zhǔn)確描述集成電路I/O 單元子電路的SPICE模型和半導(dǎo)體特性的制造參數(shù)。由于這些資料通常都屬于設(shè)計(jì)者和制造商的知識(shí)產(chǎn)權(quán)和機(jī)密，所以只有較少的半導(dǎo)體制造商會(huì)在提供芯片產(chǎn)品的同時(shí)提供相應(yīng)的SPICE模型。 

SPICE模型的分析精度主要取決于模型參數(shù)的來(lái)源(即數(shù)據(jù)的精確性)，以及模型方程式的適用范圍。而模型方程式與各種不同的數(shù)字仿真器相結(jié)合時(shí)也可能會(huì)影響分析的精度。除此之外，PCB板級(jí)的SPICE模型仿真計(jì)算量較大，分析比較費(fèi)時(shí)。 

b. IBIS模型 

IBIS模型最初是由Intel公司開(kāi)發(fā)專門(mén)為用于PCB板級(jí)和系統(tǒng)級(jí)的數(shù)字信號(hào)完整性分析的模型?，F(xiàn)在由IBIS開(kāi)放論壇管理，并且成為了正式的工業(yè)標(biāo)準(zhǔn)(EIA/ANSI 656-A)。 

IBIS模型采用I/V和V/T表的形式來(lái)描述數(shù)字集成電路I/O單元和引腳的特性。由于IBIS模型無(wú)需描述I/O 單元的內(nèi)部設(shè)計(jì)和晶體管制造參數(shù)，因而得到了半導(dǎo)體廠商的歡迎和支持。現(xiàn)在各主要的數(shù)字集成電路制造商都能夠在提供芯片的同時(shí)提供相應(yīng)的IBIS模型。 

IBIS模型的分析精度主要取決于I/V和V/T表的數(shù)據(jù)點(diǎn)數(shù)和數(shù)據(jù)的精確度。由于基于IBIS模型的PCB板級(jí)仿真采用查表計(jì)算，因而計(jì)算量較小，通常只有相應(yīng)的SPICE模型的1/10到1/100。 

c. Verilog-AMS模型和VHDL-AMS模型 

Verilog-AMS和VHDL-AMS出現(xiàn)還不到4年，是一種新的標(biāo)準(zhǔn)。作為硬件行為級(jí)的建模語(yǔ)言，Verilog-AMS和VHDL-AMS分別是Verilog和VHDL的超集，而Verilog-A則是Verilog-AMS的一個(gè)子集。 

與SPICE和IBIS模型不同的是，在AMS語(yǔ)言中是由用戶來(lái)編寫(xiě)描述元器件行為的方程式。與IBIS模型相類(lèi)似，AMS建模語(yǔ)言是獨(dú)立的模型格式，可以應(yīng)用在多種不同類(lèi)型的仿真工具中。AMS方程式還能夠在多種不同的層次上來(lái)編寫(xiě)：晶體管級(jí)、I/O 單元級(jí)、I/O 單元組等。 

由于Verilog-AMS和VHDL-AMS是一種新的標(biāo)準(zhǔn)，迄今為止只有少數(shù)的半導(dǎo)體廠商能夠提供AMS模型，目前能夠支持AMS的仿真器也比SPICE和IBIS的要少。但AMS模型在PCB板級(jí)信號(hào)完整性分析中的可行性和計(jì)算精度毫不遜色于SPICE和IBIS模型。 

上述幾種模型的性能對(duì)比如表中所示： 

4.2 模型的選用 

由于目前還沒(méi)有一種統(tǒng)一的模型來(lái)完成所有的PCB板級(jí)信號(hào)完整性分析，因此在高速數(shù)字PCB板設(shè)計(jì)中，需要混合上述幾種模型來(lái)最大程度地建立關(guān)鍵信號(hào)和敏感信號(hào)的傳輸模型。 

1、對(duì)于分立的無(wú)源器件，可以尋求廠家提供的SPICE模型，或者通過(guò)實(shí)驗(yàn)測(cè)量直接建立并使用簡(jiǎn)化的SPICE模型。 

2、對(duì)于關(guān)鍵的數(shù)字集成電路，則必須尋求廠家提供的IBIS模型。目前大多數(shù)集成電路設(shè)計(jì)和制造商都能夠通過(guò)Web網(wǎng)站或其它方式在提供芯片的同時(shí)提供所需的IBIS模型。 

3、對(duì)于非關(guān)鍵的集成電路，若無(wú)法得到廠家的IBIS模型，還可以依據(jù)芯片引腳的功能選用相似的或缺省的IBIS模型。當(dāng)然，也可以通過(guò)實(shí)驗(yàn)測(cè)量來(lái)建立簡(jiǎn)化的IBIS模型。 

4、對(duì)于PCB板上的傳輸線，在進(jìn)行信號(hào)完整性預(yù)分析及解空間分析時(shí)可采用簡(jiǎn)化的傳輸線SPICE模型，而在布線后的分析中則需要依據(jù)實(shí)際的版圖設(shè)計(jì)使用完整的傳輸線SPICE模型。 

5. 設(shè)計(jì)方法與現(xiàn)有EDA軟件的結(jié)合 

目前在PCB設(shè)計(jì)業(yè)還沒(méi)有一個(gè)集成的EDA軟件來(lái)完成上述的設(shè)計(jì)方法，因此必須通過(guò)一些通用的軟件工具的結(jié)合來(lái)實(shí)現(xiàn)。 

1、運(yùn)用通用的SPICE軟件(如PSPICE，HSPICE等)，對(duì)分立、無(wú)源器件和PCB上的傳輸線建立SPICE模型，并調(diào)試驗(yàn)證。 

2、將已經(jīng)獲得的各元器件及傳輸線的SPICE/IBIS模型加入到通用的信號(hào)完整性分析軟件中，如SPECCTRAQuest、HyperLynx、Tau、IS_Analyzer等，建立信號(hào)在PCB板上的SI分析模型，并進(jìn)行信號(hào)完整性的分析計(jì)算。 

3、運(yùn)用SI分析軟件自帶的數(shù)據(jù)庫(kù)功能，或使用其它通用的數(shù)據(jù)庫(kù)軟件，對(duì)仿真運(yùn)算的結(jié)果進(jìn)行進(jìn)一步整理和分析，搜尋理想的解空間。 

4、將解空間的邊界值作為PCB電路設(shè)計(jì)的依據(jù)和版圖設(shè)計(jì)的約束條件，采用通用PCB設(shè)計(jì)的EDA軟件，如OrCAD、Protel、PADS、PowerPCB、Allegro和Mentor等來(lái)完成PCB電路設(shè)計(jì)和版圖設(shè)計(jì)。 

5、當(dāng)PCB版圖設(shè)計(jì)完成后，可以通過(guò)上述版圖設(shè)計(jì)軟件將實(shí)際設(shè)計(jì)線路的參數(shù)(如拓?fù)浣Y(jié)構(gòu)、長(zhǎng)度、間距等)自動(dòng)或手動(dòng)地提取出來(lái)，送回到前面的信號(hào)完整性分析軟件進(jìn)行布線后的SI分析，以驗(yàn)證實(shí)際設(shè)計(jì)是否符合解空間的要求。 

6、當(dāng)PCB板制造出來(lái)后，還可通過(guò)實(shí)驗(yàn)儀器的測(cè)量來(lái)驗(yàn)證各模型及仿真計(jì)算的正確性。 

小結(jié)： 

這種方法的意義重大，不僅能夠有效地提高產(chǎn)品設(shè)計(jì)的性能，而且節(jié)能減排。可以預(yù)見(jiàn)，隨著信號(hào)完整性分析的模型以及計(jì)算分析算法的不斷完善和提高，基于信號(hào)完整性計(jì)算機(jī)分析的PCB設(shè)計(jì)方法將會(huì)越來(lái)越多地應(yīng)用于電子產(chǎn)品設(shè)計(jì)之中。