高密度ASIC和百萬(wàn)門級(jí)FPGA的使用帶來(lái)了一個(gè)新的問(wèn)題，即信號(hào)完整性問(wèn)題，它在芯片內(nèi)外都可能存在。如果IC設(shè)計(jì)人員沒(méi)有使用良好的接地技術(shù)，挨得很近的連線之間產(chǎn)生的片上寄生效應(yīng)和互聯(lián)耦合很快會(huì)導(dǎo)致通信延遲，此外片外I/O緩沖器同步開關(guān)噪聲、封裝寄生效應(yīng)、芯片和線路板連接部分產(chǎn)生的串?dāng)_及回聲信號(hào)等也會(huì)使得表面上行得通的系統(tǒng)設(shè)計(jì)根本無(wú)法工作。本文將介紹信號(hào)完整性工具的選用問(wèn)題。 

現(xiàn)代線路設(shè)計(jì)的密度不斷增加，要求必須對(duì)信號(hào)完整性進(jìn)行驗(yàn)證，因?yàn)楫?dāng)信號(hào)在線路板間傳輸或靠近鄰近的信號(hào)時(shí),信號(hào)會(huì)處于各種阻抗不匹配的情形中。此外，很多這類設(shè)計(jì)問(wèn)題都是在不知不覺(jué)中產(chǎn)生的，大多數(shù)情況下的信號(hào)完整性問(wèn)題如信號(hào)過(guò)強(qiáng)及回聲信號(hào)等，主要是由驅(qū)動(dòng)IC的驅(qū)動(dòng)能力和轉(zhuǎn)換時(shí)間造成。雖然拓?fù)浣Y(jié)構(gòu)沒(méi)有改變，但一些未公開的變更，如芯片尺寸縮小或技術(shù)改變等，都很容易使一個(gè)已證明是合格的設(shè)計(jì)變得勉強(qiáng)合乎要求，這種影響有時(shí)候是災(zāi)難性的。回聲信號(hào)會(huì)引起器件產(chǎn)生多重時(shí)鐘，信號(hào)過(guò)強(qiáng)則會(huì)導(dǎo)致時(shí)序錯(cuò)誤并損壞元件。 

手工解決已經(jīng)過(guò)時(shí) 

日趨復(fù)雜的任務(wù)大大改變了通信線路板的構(gòu)成方式。以前的線路板設(shè)計(jì)人員開發(fā)產(chǎn)品時(shí)，可以用一個(gè)成熟并經(jīng)過(guò)證實(shí)的IC系列，采用IC供應(yīng)商提供的設(shè)計(jì)規(guī)則,但現(xiàn)在這種情形已基本消失了。定制ASIC能極大增加產(chǎn)品性能和集成度，但同時(shí)也迫使線路板設(shè)計(jì)人員要用大量時(shí)間執(zhí)行特殊測(cè)量，并手動(dòng)解決信號(hào)完整性問(wèn)題，不斷改變?cè)O(shè)計(jì)的布局與布線。在如今面市時(shí)間將決定產(chǎn)品是否成功的競(jìng)爭(zhēng)環(huán)境下，幾乎沒(méi)有設(shè)計(jì)人員有那么多充裕的時(shí)間。最近10年里，由于設(shè)計(jì)的復(fù)雜程度急劇增加，西門子的設(shè)計(jì)工程師愈來(lái)愈清楚地認(rèn)識(shí)到，為了確保設(shè)計(jì)質(zhì)量，信號(hào)完整性分析必須成為設(shè)計(jì)流程的一個(gè)組成部分。 

上世紀(jì)90年代中期，西門子設(shè)計(jì)部門的設(shè)計(jì)環(huán)境最初建立在Cadence前端工具上，它與公司內(nèi)部開發(fā)的布線工具相連。不過(guò)后來(lái)，開發(fā)人員將前端工具改為Mentor Graphics的Design Architect，印刷線路板設(shè)計(jì)仍采用自己公司的Board Station產(chǎn)品，另外還使用多種驗(yàn)證和分析工具進(jìn)行軟/硬件協(xié)同模擬、熱分析和時(shí)序驗(yàn)證。這樣通過(guò)用手工再改進(jìn)一些可能出問(wèn)題的地方，信號(hào)完整性問(wèn)題很大程度上可以得到解決。 

但由于線路板的復(fù)雜程度迅速增加，有些板中的信號(hào)數(shù)量已經(jīng)達(dá)到5,000種，采用的ASIC管腳也在1,000個(gè)以上，因此手工建立設(shè)計(jì)限制以確保信號(hào)完整性這一作法很快就行不通了。Spice模型并不是很容易就能得到，而且就算有，其性能和功能也有很大的局限性，并缺乏與CAD主機(jī)系統(tǒng)聯(lián)系的接口，所以我們的工程師們考慮自己開發(fā)一種信號(hào)分析工具，簡(jiǎn)化信號(hào)完整性設(shè)計(jì)過(guò)程，并提供最好的準(zhǔn)確性和速度。所需要的工具要能夠?qū)φ麄€(gè)線路板進(jìn)行分析，并迅速判斷信號(hào)過(guò)強(qiáng)和不足的問(wèn)題，對(duì)特殊類型信號(hào)的單調(diào)性進(jìn)行測(cè)定，確認(rèn)多閾值交叉，以及進(jìn)行綜合串?dāng)_分析。設(shè)計(jì)小組的最終目標(biāo)是保證每個(gè)設(shè)計(jì)的每塊線路板電氣性能在測(cè)試時(shí)能一次通過(guò)。 

優(yōu)先考慮串?dāng)_ 

串?dāng)_是需要首先考慮的問(wèn)題。由于線路板密度增加以及數(shù)據(jù)傳輸率隨之急劇上升，因干擾而引發(fā)故障的潛在危險(xiǎn)也在逐漸增加。設(shè)計(jì)人員苦于應(yīng)付各種信號(hào)的微小變化、蝕刻線寬線距以及接收器靈敏度等問(wèn)題，所以找出潛在的問(wèn)題也愈來(lái)愈成為一個(gè)挑戰(zhàn)。我們的工程師得出的結(jié)論是：解決這個(gè)問(wèn)題需要一種工具，能在整個(gè)線路板對(duì)整個(gè)設(shè)計(jì)計(jì)算串?dāng)_，并提供精確的線路損耗算法。 

該工具還必須要模擬各種不同類型印刷線路板上的數(shù)字信號(hào)，預(yù)測(cè)系統(tǒng)級(jí)噪聲及連線之間的相互影響。它也要對(duì)參數(shù)進(jìn)行完整提取，包括電感電容網(wǎng)絡(luò)對(duì)串?dāng)_的影響、絕緣介質(zhì)損耗、線阻抗與趨膚效應(yīng)損耗等，并提供報(bào)告以判定信號(hào)延時(shí)、信號(hào)過(guò)度與不足、非單調(diào)信號(hào)邊緣情況、負(fù)載不正確以及邏輯閾值不匹配等不利情形。此外，它必須支持各種不同類型的驅(qū)動(dòng)器模型，包括I/O緩沖器接口規(guī)范(IBIS)、Spice以及客戶定制的行為模型。 

沒(méi)有全能工具 

對(duì)任何一家同時(shí)有多個(gè)開發(fā)項(xiàng)目的大型公司而言，沒(méi)有一套“全能”工具能夠滿足所有設(shè)計(jì)小組的需求，西門子ICN當(dāng)然也是這種情況。為滿足線路分析和布線要求，我們公司大約80%的設(shè)計(jì)組都轉(zhuǎn)向XTK，這是Innoveda公司(以前的Viewlogic Systems)的一套和Specctra自動(dòng)布線器合在一起的信號(hào)完整性工具，Specctra最初由Coopers & Chyan技術(shù)公司開發(fā)，現(xiàn)在由Cadence Design Systems銷售。我們的設(shè)計(jì)人員普遍認(rèn)為這兩種工具的結(jié)合可提供迄今為止最全面的線路板分析解決方案(圖1)。另一部分設(shè)計(jì)人員選擇用Interconnect Synthesis，它是一套由Mentor Graphics公司開發(fā)的線路板布線和分析工具。 

盡管XTK具有非常突出的性能，但將它引入西門子的產(chǎn)品開發(fā)中也不是沒(méi)有一點(diǎn)阻力。我們的設(shè)計(jì)人員本能地都喜歡那些他們用慣了的手工方法解決信號(hào)完整性問(wèn)題，并且從一開始大家就很清楚使用XTK不會(huì)加快布線過(guò)程。實(shí)際上，因?yàn)樵摴ぞ咴谠O(shè)計(jì)過(guò)程中新增加了一級(jí)分析，所以完成設(shè)計(jì)第一次布線還要花更多的時(shí)間。此時(shí)，我們面臨的最大問(wèn)題是說(shuō)服設(shè)計(jì)小組相信，在開始布線時(shí)多花一點(diǎn)時(shí)間使用信號(hào)完整性工具，在設(shè)計(jì)后部可以避免耗時(shí)的反復(fù)驗(yàn)證，最終會(huì)更省時(shí)。 

通過(guò)將信號(hào)完整性功能在設(shè)計(jì)過(guò)程中逐漸提前，這種擔(dān)心開始部分有所緩和。起初XTK僅僅作為布線后的一種分析手段，但我們逐漸發(fā)現(xiàn)避免錯(cuò)誤的最好方法是在布線前就使用這個(gè)工具。實(shí)際上，一項(xiàng)早期研究發(fā)現(xiàn)：將信號(hào)完整性分析放在布線后進(jìn)行時(shí)，通常設(shè)計(jì)小組每塊線路板要花一個(gè)月的時(shí)間才能發(fā)現(xiàn)設(shè)計(jì)中的問(wèn)題；當(dāng)我們把信號(hào)完整性分析提到布線前進(jìn)行時(shí)，排除缺陷的時(shí)間降到了兩周以下。 

如今，我們的設(shè)計(jì)人員在布線前使用信號(hào)完整性分析為硬件開發(fā)人員提供設(shè)計(jì)指導(dǎo)，設(shè)計(jì)組的目的是在布線前進(jìn)行分析。這樣，在元器件布局件時(shí)，就可將前面所得數(shù)據(jù)用于確保不會(huì)產(chǎn)生潛在的信號(hào)完整性問(wèn)題。其次，通過(guò)將串?dāng)_算法集成到布線過(guò)程中，我們最終希望用信號(hào)完整性數(shù)據(jù)生成設(shè)計(jì)規(guī)則，這樣可以徹底去除潛在的串?dāng)_問(wèn)題。 

確保模型準(zhǔn)確性 

西門子的工程師在執(zhí)行信號(hào)完整性策略時(shí)，最大的問(wèn)題是能否得到精確的元器件模型。布線前進(jìn)行信號(hào)完整性分析的關(guān)鍵是在設(shè)計(jì)流程早期就要得到模型，但由于西門子在設(shè)計(jì)線路板時(shí)使用了越來(lái)越多的高密度ASIC，使得這項(xiàng)工作變得十分困難；加上只有少數(shù)芯片供應(yīng)商能提供IBIS模型，即使有模型質(zhì)量也是勉勉強(qiáng)強(qiáng)。所以現(xiàn)在很多工程師說(shuō)他們要花一半的時(shí)間用于模型的獲取、調(diào)試和驗(yàn)證模擬上。 

為了解決這個(gè)問(wèn)題，我們?cè)O(shè)立了自己的模型小組作為元件工程中心的一部分。他們是元器件方面的專家，從供應(yīng)商那里獲得Spice模型后可以在其基礎(chǔ)上建立起行為級(jí)IBIS模型。如果是從供應(yīng)商那里直接得到的IBIS模型，則對(duì)其準(zhǔn)確性和語(yǔ)法進(jìn)行檢查。大約有20%的元件不能立即得到Spice或IBIS模型，工程師們就直接從測(cè)量數(shù)據(jù)或產(chǎn)品規(guī)格中生成默認(rèn)的模型，通常會(huì)將該模型與Spice模擬或測(cè)量的數(shù)據(jù)相比較以確保其準(zhǔn)確性。這樣，西門子ICN的工程師們逐漸建立起自己一個(gè)規(guī)模巨大的IBIS模型數(shù)據(jù)庫(kù)。從長(zhǎng)期來(lái)看，西門子希望能向芯片供應(yīng)商提供自己在建模方面的經(jīng)驗(yàn)，以便將來(lái)設(shè)計(jì)時(shí)可以盡早獲得準(zhǔn)確的模型(圖2)。 

在多層板設(shè)置上，使用信號(hào)完整性分析已被證明作用巨大。我們選擇信號(hào)完整性工具時(shí)，最初沒(méi)有考慮其多層板處理能力，我們的小組開發(fā)了大量多層板解決方案。例如最近的一個(gè)設(shè)計(jì)項(xiàng)目中，設(shè)計(jì)人員用兩個(gè)正在開發(fā)的線路板、兩塊以前開發(fā)的線路板和4條DIMM(來(lái)自于三個(gè)不同供應(yīng)商，并全部裝在其中較新的一塊板上)模擬一個(gè)背板。為了保證設(shè)計(jì)的性能符合要求，設(shè)計(jì)小組要從三個(gè)DIMM供應(yīng)商那里拿到產(chǎn)品資料并模擬整個(gè)配置。 

復(fù)雜性提高 

如今印刷線路板設(shè)計(jì)遇到的一個(gè)現(xiàn)實(shí)是元件信號(hào)上升/下降沿速度更快、系統(tǒng)時(shí)鐘頻率越來(lái)越高，這樣給每個(gè)線路板設(shè)計(jì)人員都帶來(lái)了各種各樣的問(wèn)題，同時(shí)將多層板系統(tǒng)設(shè)計(jì)的復(fù)雜程度提高到一個(gè)新的高度。次納秒級(jí)上升/下降沿速度也許在單獨(dú)一塊板上可以很好地工作，但當(dāng)它要和系統(tǒng)中其它板連接時(shí)很難預(yù)料會(huì)發(fā)生什么問(wèn)題；此外，多層板不同的構(gòu)造對(duì)系統(tǒng)EMI和互連延時(shí)等也有不同的影響。 

為解決類似這樣的問(wèn)題，我們發(fā)現(xiàn)工具還需要能應(yīng)付許多其它要求，例如支持印刷線路板數(shù)據(jù)庫(kù)以及執(zhí)行系統(tǒng)級(jí)分析等，同時(shí)它還必須進(jìn)行布線前的分析，幫助在樣機(jī)制作過(guò)程中分析關(guān)鍵時(shí)鐘頻率和數(shù)據(jù)網(wǎng)絡(luò)布線策略。到目前為止，我們依靠最小/最大模型幫助識(shí)別元件及環(huán)境的變化怎樣影響電性能和可制造性，不過(guò)將來(lái)還需要有掃描和蒙特卡洛分析能力。 

另外速度也是一個(gè)問(wèn)題。大型多層板結(jié)構(gòu)通常處理起來(lái)相當(dāng)費(fèi)力，所以為了使模擬的時(shí)間保持在一個(gè)合理的水平上需要使用高性能工具。XTK的模擬速度比Spice至少要快100倍，證明其處理能力還是非常有吸引力的。 

可觀的回報(bào) 

西門子在設(shè)計(jì)過(guò)程中將信號(hào)完整性分析前移取得了可觀的回報(bào)。最近公司內(nèi)部分析發(fā)現(xiàn)，將信號(hào)完整性分析提到布線前實(shí)施平均可減少約兩周的設(shè)計(jì)時(shí)間，并且線路板的性能也得到改善。研究還表明，僅使用自動(dòng)信號(hào)完整性工具即可提高10%的性能。 

但給人印象最深的也許還在線路板質(zhì)量的改進(jìn)上。通過(guò)使用信號(hào)完整性分析和公司內(nèi)部開發(fā)的設(shè)計(jì)規(guī)則檢測(cè)器，西門子的工程師們發(fā)現(xiàn)他們排除了一項(xiàng)曾長(zhǎng)期存在的線路板失效現(xiàn)象，這種失效大約每5,000塊板就會(huì)產(chǎn)生一塊。同時(shí)，重復(fù)設(shè)計(jì)的數(shù)量也大幅度減少。研究表明，每設(shè)計(jì)兩塊板就可以減少一次重復(fù)。實(shí)際上自從采用了信號(hào)完整性分析以來(lái)，西門子工程師們就沒(méi)有出現(xiàn)過(guò)一塊第一次測(cè)試就有信號(hào)完整性問(wèn)題的線路板。最終的結(jié)論是，在設(shè)計(jì)周期早期投資于信號(hào)完整性分析確實(shí)物有所值，設(shè)計(jì)上一點(diǎn)點(diǎn)變動(dòng)就能帶來(lái)更高質(zhì)量、更低成本的線路板。