2013
02/21
本篇文章來自
捷多邦
在印制電路板上，連接去耦電容到電源軌道的走線電感要比電容上的寄生電感大很多。一般來說走線電感為10nH/in.。所以當被安裝到這種高電感的安裝結構中，一個低電感電容的高頻去耦性能會顯著的降低。普通的表貼電容的ESL基本都是nH級的，而走線、焊盤設計所帶來的寄生電感的增加要比電容自身的ESL 明顯得多。在現(xiàn)在的高頻去耦應用中，最小化環(huán)路電感也是至關重要的。一種最小化環(huán)路電感的方式是減少環(huán)路區(qū)域的大小。對布局來說，將電源軌道走得越近越好，甚至是將電源軌道走在IC之下，這樣就可以減少環(huán)路區(qū)域的面積。盡管如此，對高頻去耦來說，其性能還是會受限于走線和電源軌道的電感。通過使用過孔在盤墊中的方式，環(huán)路電感還可以進一步的降低。
在最好的盤墊設計面，主導電感的是過孔和電容的高度。過孔就像是一個天然的電感線圈一樣。過孔的電感值正比于其長度和直徑。通過一個過孔（8mil）穿過60mil的電路板連接一個去耦電容能夠增加1nH的電感。還有，電流傳送時它的垂直距離會加大環(huán)路的大小從而加大電感量。最優(yōu)的盤墊設計和最小化電容頂部到電源和地層的距離，這樣和去耦電容的電感被減小就是理所應當?shù)牧恕?/P>
the end
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